Đề thi học kỳ môn Kỹ thuật số - Năm học 2011 - 2012 - Khoa Điện - Điện tử - Đại học Bách Khoa TP.HCM (có đáp án)

Nội dung text: Đề thi học kỳ môn Kỹ thuật số - Năm học 2011 - 2012 - Khoa Điện - Điện tử - Đại học Bách Khoa TP.HCM (có đáp án)

1. c. Thiết kế hàm F chỉ bằng IC74138 và các cổng AND 2 ngõ vào (1,0 điểm) F (X2, X1, X0) = (X0  X1  X2)’ = (0, 3, 5, 6) = (1,2,4,7) 74138 X2 C(msb) Y0 X1 B Y1 X0 A(lsb) Y2 F Y3 Y4 1 G1 Y5 0 G2A Y6 0 G2B Y7 Câu 2 (2,0 điểm) Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực logic 0 (tích cực thấp), thiết kế bộ đếm song song (bộ đếm đồng bộ) 3 bit QAQBQC có giản đồ trạng thái như hình vẽ. Vẽ thêm mạch khởi động trạng thái đầu là QAQBQC =110. (Các trạng thái không có trong vòng đếm thì có trạng thái kế tiếp là tùy định) QAQBQC + + + QAQBQC QA QB QC JAKA JBKB JCKC 111 0 0 0 x x x x x x x x x 0 0 1 1 1 0 1 x 1 x x 1 010 100 0 1 0 1 1 1 1 x x 0 1 x 0 1 1 x x x x x x x x x 1 0 0 0 0 1 x 1 0 x 1 x 001 1 0 1 x x x x x x x x x 110 1 1 0 0 1 0 x 1 x 0 0 x 1 1 1 1 0 0 x 0 x 1 x 1 Bìa K, ta có kết quả: JA = 1 JB = QC (hoặc QA’) JC = QA’ + QB’ KA = QC’ KB = QC KC = 1 Có thể xác định JK trực tiếp từ bìa Karnaugh của Q+ 2
2. X/Z = 0/0 1/1 0/1 00 10 1/1 1/0 0/0 01 11 0/0, 1/0 b. Hãy vẽ lại mạch trên bằng D-FF và PLA. Trình bày bảng nạp PLA. (1,0 điểm) PLA + D1 = Q1 = X’Q1’Q0 + XQ0’+Q1Q0’ X Z + D0 = Q0 = X’Q0 + XQ1 + Q1 Q1 D Q Z = XQ0’ + Q1Q0’ Bảng nạp PLA Q Q + 0 0 D Q + + X Q1 Q0 Z Q1 Q0 0 0 1 0 1 0 1 - 0 1 1 0 CK - 1 0 1 1 0 0 - 1 0 0 1 1 1 0 0 0 1 Câu 4 (1,0 điểm) Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có 2 ngõ vào X1,X0 (biểu diễn giá trị X là số nhị phân 2 bit) và 1 ngõ ra Z. Ngõ ra Z chỉ bằng 1 khi ngõ vào có gía trị X lớn hơn giá trị của nó trước đó (tại thời điểm trước đó 1 xung clock). Ví dụ: X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, Z = 0, 1, 0, 0, 1, 0, 0, 1, 1, 0, Chú ý: - Trạng thái reset coi như là trạng thái có giá trị vào X1X0 = 00 và ngõ ra Z = 0. - Trạng thái reset đặt tên là S0, các trạng thái tiếp theo là S1, S2, 4
3. Câu 6 Câu tự chọn (Sinh viên chọn câu a hoặc câu b) (1,0 điểm) a. Cho mạch tổ hợp được mô tả bằng mã VHDL: LIBRARY ieee; USE iee.std_logic_1164.all; ENTITY Cau_6 IS PORT ( w: IN STD_LOGIC_VECTOR(1 DOWNTO 0); E: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR (0 TO 3); END Cau_6; ARCHITECTURE A OF Cau_6 IS SIGNAL EW: STD_LOGIC_VECTOR (2 DOWNTO 0); BEGIN EW 4: - 2 ngõ vào data: W(1), W(0) - 4 ngõ ra Y(0), Y(1), Y(2), Y(3) tích cực thấp - Ngõ vào cho phép E tích cực thấp 6