›
›

Bài giảng Thiết kế luận lý - Chương 4: Linh kiện mạch tuần từ

Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ
output của các phần tử nhớ (memory elements).
• Output của hệ thống là một hàm chức năng lấy tín
hiệu input ngoài và thông tin từ các phần tử nhớ.
• Phần tử nhớ quan trọng nhất là flip-flop (FF) (được
ttạo o ra ra t từ cá các c c cổng logic).
– Bản thân cổng logic không có khả năng nhớ
– FF: kết nối các cổng logic theo cách mà thông tin có thể
được lưu trữ 
pdf 45 trang xuanthi 2580
Download
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế luận lý - Chương 4: Linh kiện mạch tuần từ", để tải tài liệu gốc về máy hãy click vào nút Download ở trên.

File đính kèm:

  • pdfbai_giang_thiet_ke_luan_ly_chuong_4_linh_kien_mach_tuan_tu.pdf

Nội dung text: Bài giảng Thiết kế luận lý - Chương 4: Linh kiện mạch tuần từ

  1. dce 2012 Tài li u tham kh o •“Digital Systems, Principles and Applications ”, 8th /5th Edition, R.J. Tocci, Prentice Hall •“Digital Logic Design Principles ”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 Logic Design 1 2
  2. dce 2012 Gi i thi u • Mch t hp không có b nh • Hu ht các h thng đưc to thành t mch t hp và các phn t nh Logic Design 1 4
  3. dce 2012 Gi i thi u (tt) • FF có 2 trng thá i Q=1, Q’=0 : tr ng thái HIGH hoc 1, SET . Q=0, Q’=1 : tr ng thái LOW hoc 0, CLEAR / RESET FF còn có tên gi khác là Latch (cà i) Logic Design 1 6
  4. dce 2012 NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì mch NAND latch có 2 trưng hp có th x y ra – Ngõ xu t ph thu c vào tr ng thái các ngõ nh p tr ư c đó Logic Design 1 8
  5. dce 2012 NAND Gate Latch • Setting : xy ra khi SET input có mt xung xung 0 trong khi CLEAR input vn bng 1 – Tr ư ng hp Q = 1 Logic Design 1 10
  6. dce 2012 NAND Gate Latch • Clearing : xy ra khi CLEAR input có mt xung xung 0 trong khi SET input vn bng 1 – Tr ng thái Q = 1 Logic Design 1 12
  7. dce 2012 NAND Gate Latch Logic Design 1 14
  8. dce 2012 Clock Signals và Clocked FFs • Mt h thng s có th hot đng trong ch đ bt đng b (Asynchronous) hoc đng b (Synchronous). – H thng bt đng b: output có th thay đi trng thá i bt kì lúc nà o khi input thay đi. – H th ng đng b: output thay đi tr ng thá i t i mt th i đim xác đnh bi tín hiu clock (Clock signal) Logic Design 1 16
  9. dce 2012 Clock Signals và Clocked FFs • Hu ht các h thng s đu hot đng ch đ đng b (Synchronous). • Clocked FF đưc thit k đ khi có s thay đi trng thái ca clock thì trng thái ca output cũng thay đi theo. Logic Design 1 18
  10. dce 2012 Clocked Flip-Flops Logic Design 1 20
  11. dce 2012 Cu t o m ch - edge triggered SC FF Logic Design 1 22
  12. dce 2012 Clocked SC Flip-Flops Logic Design 1 24
  13. dce 2012 JK Flip-Flops Logic Design 1 26
  14. dce 2012 D Flip-Flops Logic Design 1 28
  15. dce 2012 D Latch Logic Design 1 30
  16. dce 2012 Asynchronous Inputs (bt đng b) Logic Design 1 32
  17. dce 2012 FF – Vn đ th i gian • Setup and Hold time Logic Design 1 34
  18. dce 2012 FF – Vn đ th i gian (tt) • Maximum clock frequency • Clock pulse high or low times • Clock transition times Logic Design 1 36
  19. dce 2012 ng d ng FF (1) • Truyn d liu song song (Parallel transfer) Logic Design 1 38
  20. dce 2012 ng d ng FF (3) • Chia tn s và đ m (Frequency division and counting) Logic Design 1 40
  21. dce 2012 ng d ng FF (3) • Mod number – MOD number: ch s tr ng thái trong chu i đ m . –B đ m ví d tr ư c có 23=8 tr ng thái khác nhau(000 ti 111). B đ m này đư c gi là b đ m MOD-8. –Nu có 4 FF thì chu i tr ng thái s đ m t 0000 đ n 1111 (có 16 trtr ng thá i). Và đư c ggi là b đ m MOD -16 . – B đ m MOD-2N có kh năng đm ti 2N -1 sau đó quay v trng thá i 0. Logic Design 1 42
  22. dce 2012 Mch t o xung clock •B dao đ ng Schmitt-trigger Logic Design 1 44