Bài giảng Thiết kế luận lý - Chương 6: Bộ đếm và thanh ghi
Bất đồng bộ (Asynchronous – Ripple)
– Xung CLK chỉ được cấp cho FF A
– Ngõ xuất FF đóng vai trò xung CLK cho FF B, tương tự
cho các FF còn lại
– Các ngõ xuất DCBA biểu diễn cho số nhị phân 4 bit với D
là bit trọng số cao nhất (MSB)
– Tồn tại thời gian trễ (delay) giữa các đáp ứng của các FF
trong bộ đếm
– Xung CLK chỉ được cấp cho FF A
– Ngõ xuất FF đóng vai trò xung CLK cho FF B, tương tự
cho các FF còn lại
– Các ngõ xuất DCBA biểu diễn cho số nhị phân 4 bit với D
là bit trọng số cao nhất (MSB)
– Tồn tại thời gian trễ (delay) giữa các đáp ứng của các FF
trong bộ đếm
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế luận lý - Chương 6: Bộ đếm và thanh ghi", để tải tài liệu gốc về máy hãy click vào nút Download ở trên.
File đính kèm:
- bai_giang_thiet_ke_luan_ly_chuong_6_bo_dem_va_thanh_ghi.pdf
Nội dung text: Bài giảng Thiết kế luận lý - Chương 6: Bộ đếm và thanh ghi
- dce 2011 Tài liệu tham khảo • “Digital Systems, Principles and Applications”, 8th/5th Edition, R.J. Tocci, Prentice Hall • “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 6/2/2011 Thiết kế luận lý 1 ©2011, CE 2
- dce 2011 Giới thiệu (1) • Bộđếm (Counter) là gì? – Đếmtuầntự: 1, 2, 3, , 100, 1, 2, – Biểu đồ trạng thái – Bộđếm đồng bộ và bất đồng bộ 2 12 4 10 6 8 6/2/2011 Thiết kế luận lý 1 ©2011, CE 4
- dce 2011 Bộ đếm bất đồng bộ • Bất đồng bộ (Asynchronous – Ripple) – Xung CLK chỉđượccấpchoFFA – Ngõ xuấtFFđóng vai trò xung CLK cho FF B, tương tự cho các FF còn lại – Các ngõ xuất DCBA biểudiễnchosố nhị phân4bitvớiD là bit trọng số cao nhất (MSB) – Tồntạithờigiantrễ (delay)giữacácđáp ứng củacácFF trong bộđếm 6/2/2011 Thiết kế luận lý 1 ©2011, CE 6
- dce 2011 Bộ đếm bất đồng bộ • “MOD number” – Số trạng thái bộđếm đi qua trong mỗichukỳ trướckhi quay lạitrạng thái ban đầu – Tăng “MOD number” bằng cách thêm các FF vào bộđếm – MOD number = 2N – Ví dụ: Bộđếm MOD-80 cần bao nhiêu FF ? 6/2/2011 Thiết kế luận lý 1 ©2011, CE 8
- dce 2011 Chia tần số (Frequency Division) • Trong bấtkỳ bộđếm nào, tín hiệu ngõ xuấtcủa FF cuối cùng (MSB) có tầnsố bằng tầnsố củatínhiệu CLK chia cho “MOD number”củabộđếm • Ví dụ – Bộđếm MOD-16, ngõ xuấtcủaFFcuối cùng có tầnsố bằng 1/16 tầnsố tín hiệu xung CLK - gọilàbộđếmchia16 (divide-by-16 counter) – Bộđếm MOD-60 6/2/2011 Thiết kế luận lý 1 ©2011, CE 10
- dce 2011 Bộ đếm với MOD number < 2N • Ngõ xuấtcủacổng NAND đượckếtnốivới ngõ nhập bất đồng bộ CLR củamỗiFF – Ngõ xuất = HIGH: không ảnh hưởng đếnbộđếm – Ngõ xuất=LOW:cácFFsẽ bị xoá về 0, tương ứng bộ đếmsẽ về trạng thái 000 ngay lậptức • 2ngõnhậpcủacổng NAND là 2 tín hiệungõxuấtB và C, ngõ xuấtcổng NAND = LOW khi B=C=1 – Điềukiệnxoáxảyrakhibộđếmchuyểntừ trạng thái 101 sang 110 tạithời điểmcạnh xuống (NGT) của xung CLK thứ 6 – Khi các FF bị xoá, ngõ xuấtcổng NAND = HIGH, điềukiện B = C = 1 không còn tồntại Æ bộđếmhoạt động bình thường 6/2/2011 Thiết kế luận lý 1 ©2011, CE 12
- dce 2011 Bộ đếm với MOD number < 2N Trạng thái • Bộđếm đếmtừ giá trị 000 tạm thời 111 (0) đến 101 (5), bỏ qua giá trị 110và111Æ 6trạng 110 thái Æ bộđếm MOD-6 000 • Duty cycle: tỷ lệ phầntrăm 001 thời gian tín hiệu ở trạng 101 thái tích cựctrêntổng thời gian 1 chu kỳ 010 – Xung vuông đốixứng : 50% 100 – Ngõ xuấtC(xétmứclogic1): 011 33.33% (⅓) Biểu đồ chuyển trạng thái (State Transition Diagram) 6/2/2011 Thiết kế luận lý 1 ©2011, CE 14
- dce 2011 Bộ đếm với MOD number < 2N • Quy trình xây dựng bộđếmtừ bắt đầutừ 0vàcó MOD number = X – Tìm số lượng FF nhỏ nhấtsaocho2N ≥ X. Nếu2N =X,bỏ qua bước 2 và 3 – Kếtnối ngõ xuấtcủacổng NAND với ngõ nhậpbất đồng bộ củatấtcả các FF – Xác định FF có ngõ xuất ở mức 1 (HIGH) tạitrạng thái bộ đếm=X,kếtnốingõxuất các FF này vào các ngõ nhập củacổng NAND 6/2/2011 Thiết kế luận lý 1 ©2011, CE 16
- dce 2011 Bộ đếm xuống bất đồng bộ • Ngõ xuất A (LSB) thay đổi trạng thái tạimỗibước đếm (tương tự bộđếm lên) • Ngõ xuấtBthayđổitrạng thái khi A từ 0 Æ 1(cạnh lên) • Ngõ xuất C thay đổitrạng thái khi B từ 0 Æ 1(cạnh lên) Æ Xung CLK được đưavàoFFA A’ đóng vai trò xung CLK cho FF B B’ đóng vai trò xung CLK cho FF C 6/2/2011 Thiết kế luận lý 1 ©2011, CE 18
- dce 2011 IC đếm bất đồng bộ • IC 74LS293 (TTL) 6/2/2011 Thiết kế luận lý 1 ©2011, CE 20
- dce 2011 IC đếm bất đồng bộ • Ví dụ: – ThiếtbộđếmMOD-16vớitầnsố xung CLK ngõ nhập10 kHz sử dụng IC 74LS293 – Xác định tầnsố ngõ xuấtQ3 6/2/2011 Thiết kế luận lý 1 ©2011, CE 22
- dce 2011 IC đếm bất đồng bộ • Bộđếm MOD-14 6/2/2011 Thiết kế luận lý 1 ©2011, CE 24
- dce 2011 Hạn chế của bộ đếm Ripple • Nguyên lý hoạt động cơ bảncủa bộđếmbất đồng bộ (Ripple) • Trễ lan truyền tpd (propogation delay) củaFF – FF thứ N sẽ không đáp ứng (thay đổitrạng thái) ít nhất trong khoảng thờigianN × tpd saukhitínhiệuclocktích cực 6/2/2011 Thiết kế luận lý 1 ©2011, CE 26
- dce 2011 Hạn chế của bộ đếm Ripple 50 ns • Điềukiện để bộđếmhoạt động đúng Tclock ≥ N × tpd hay fmax =1/(N× tpd ) 6/2/2011 Thiết kế luận lý 1 ©2011, CE 28
- dce 2011 Bộ đếm đồng bộ (song song) • Bộđếm đồng bộ (Synchronous – Parallel) – Khắcphục các nhược điểmcủabộđếmbất đồng bộ – Các tín hiệuCLKcủatấtcả các FF đượckếtnốivới nhau Æ tín hiệu clock ngõ nhập được đưa đếnmỗiFFmộtcách đồng thời – Chỉ FF A (LSB) có tín hiệu ngõ nhập J = K = 1 (HIGH), các tín hiệuJ,KcủacácFFcònlại được điềukhiểnbởitổ hợp các ngõ xuấtcủacácFF – Bộđếm đồng bộ cầnnhiềumạch điệnhơnsovớibộđếm bất đồng bộ 6/2/2011 Thiết kế luận lý 1 ©2011, CE 30
- dce 2011 Bộ đếm đồng bộ (song song) • Hoạt động củabộđếm – Chỉ các FF đỏihỏichuyểntrạng thái (toggle) khi có tích cựccạnh xuống (NGT) cầncóJ=K=1 – FF A chuyểntrạng thái mỗi khi có cạnh xuống (NGT) của xung clock Æ J=K=1 – FF B chuyểntrạng thái mỗi khi có cạnh xuống (NGT) của xung clock trong khi A = 1 – FF C chuyểntrạng thái mỗi khi có cạnh xuống (NGT) của xung clock trong khi A = B = 1 – FF D chuyểntrạng thái mỗi khi có cạnh xuống (NGT) của xung clock trong khi A = B = C = 1 Các tín hiệuJ,Kcủamỗi FF nên kếtnối sao cho chúng ở mức 1(HIGH)chỉ khi các ngõ xuấtcủacácFFtrọng số thấphơn đều ở mức1 6/2/2011 Thiết kế luận lý 1 ©2011, CE 32
- dce 2011 Bộ đếm lên/xuống đồng bộ • Tín hiệu ngõ nhUpập / Downđiềukhiểnviệcsử dụng các ngõ xuất thông thường(A,B,C,D)hay các ngõ xuất đảo(A’,B’,C’,D’)để điềukhiểncác ngõ nhậpJ,KcủacácFF • UpKhi / Downở mức 1(HIGH),cáccổng AND 1, 2 được tích cựcvàcáccổngAND3,4bị cấm Æ Cho phép tín hiệuA,Bđi qua • UpKhi / Downở mức 0(LOW),cáccổng AND 1, 2 bị cấmvàcáccổng AND 3, 4 được tích cực Æ Cho phép tín hiệuA’,B’đi qua 6/2/2011 Thiết kế luận lý 1 ©2011, CE 34
- dce 2011 Bộ đếm lên/xuống đồng bộ 6/2/2011 Thiết kế luận lý 1 ©2011, CE 36
- dce 2011 Bộ đếm với khả năng Preset 6/2/2011 Thiết kế luận lý 1 ©2011, CE 38
- dce 2011 IC 74LS193/HC193 6/2/2011 Thiết kế luận lý 1 ©2011, CE 40
- dce 2011 IC 74LS193/HC193 – Ví dụ 6/2/2011 Thiết kế luận lý 1 ©2011, CE 42
- dce 2011 IC 74LS193/HC193 – Ví dụ y Tạithời điểmt0 các FF củabộđếm đều ở mức0LOW)Æ TCU ở mức 1 (HIGH) y Ngay trướcthời điểmt1,ngõnhậpPLcómột xung mức0 (LOW) Æ các chân ngõ xuấtQ3 –Q0 sẽđượcnạpgiátrị của các ngõ nhậpP3 –P0 Æ giá trị các ngõ xuấtQsẽ là 1011 y Tạit1,ngõnhậpCPU tích cựccạnh lên (PGT), nhưng bộđếm không thểđáp ứng lại do tín hiệuPLvẫncònở trạng thái tích cực y Tạit2,t3,t4 và t5,bộđếm đếmlêntạicáccạnh lên củaCPU y Sau thời điểmt5,trạng thái bộđếm là 1111 nhưng TCU chưa xuống mức0(LOW)chođếnthời điểmCPU xuống 0 tạit6 y Tạicạnh lên tiếp theo củaCPU,bộđếmvề trạng thái 0000 6/2/2011 Thiết kế luận lý 1 ©2011, CE 44
- dce 2011 Thiết kế bộ đếm đồng bộ • Bộđếm: đồng bộ,bất đồng bộ hoặckếthợp đồng bộ và bất đồng bộ – Đếmsố nhị phân tuầntự 000, 001, 010, 011 • Mộtsố trường hợp, yêu cầu đếm không theo thứ tự nhị phân – ví dụ: 000, 010, 101, 001 • Các FF củabộđếm đồng bộđáp ứng cùng lúc với xung clock • Quá trình thiếtkế bộđếm đồng bộ Æ thiếtkế các mạch luậnlýđể giải mã (decode) các trạng thái khác nhau củabộđếm Æ điểukhiển các ngõ nhậpJvàK 6/2/2011 Thiết kế luận lý 1 ©2011, CE 46
- dce 2011 Thiết kế bộ đếm đồng bộ 2. Vẽ sơđồchuyểntrạng thái thể hiệntấtcả các trạng thái có thể củabộ đếm, -Baogồmcả các trạng thái không nằmtrong trình tựđếm mong muốn 6/2/2011 Thiết kế luận lý 1 ©2011, CE 48
- dce 2011 Thiết kế bộ đếm đồng bộ 4. Thêm mộtcộtvàobảng cho mỗicặpngõnhậpJ,K. Ứng vớimỗitrạng thái PRESENT, xác định mức luậnlýcủaJ&Kđể cho phép bộđếm chuyểntừ trạng thái PRESENT sang trạng thái NEXT 6/2/2011 Thiết kế luận lý 1 ©2011, CE 50
- dce 2011 Thiết kế bộ đếm đồng bộ • Tính KA, tính JA KA = 1 6/2/2011 Thiết kế luận lý 1 ©2011, CE 52
- dce 2011 Thiết kế bộ đếm đồng bộ • Tính JC, tính KC 6/2/2011 Thiết kế luận lý 1 ©2011, CE 54
- dce 2011 Đọc thêm • Chương 7: Counters and Registers trong sách Digital System của Ronal Tocci 6/2/2011 Thiết kế luận lý 1 ©2011, CE 56