Giáo trình Kỹ thuật điện tử - Chương 4: Transistor hiệu ứng trường (Field-Effect Transistors) - Võ Kỳ Châu

Nội dung text: Giáo trình Kỹ thuật điện tử - Chương 4: Transistor hiệu ứng trường (Field-Effect Transistors) - Võ Kỳ Châu

1. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Hình 4-7 Cấu trúc và đặc tuyến của JFET kênh P. Hình 4-8 Hình 4-9 Đặc tuyến đánh thủng của JFET kênh N. Biểu tượng mạch cho JFET. Hình 4-8 vẽ ký hiệu qui ước để biểu diễn JFET kênh N và kênh P. Hình 4-9 biểu diễn đặc tuyến đánh thủng của một JFET kênh N. Đánh thủng xảy ra tại các giá trị VDS lớn và do cơ chế đánh thủng thác lũ gây ra. 4-2-1 Đặc tuyến truyền đạt Đặc tuyến truyền đạt của linh kiện biểu diễn quan hệ giữa dòng ngõ ra và điện áp ngõ vào với một điện áp ngõ ra cố định. Khi ngõ vào của JFET là điện áp giữa cực cổng và cực nguồn và dòng ngõ ra là dòng máng (cấu hình nguồn chung), đặc tuyến truyền đạt có thể được suy ra từ đặc tuyến máng. Ta chỉ cần dựng một đường thẳng đứng trên đặc tuyến máng (VDS là hằng số) và ghi lại giá trị của I D tại mỗi giao điểm với đường VGS là hằng số. Các giá trị của I D có thể được vẽ theo VGS để tạo nên đặc tuyến truyền đạt. Hình 4-10 mô tả quá trình này. Trong hình 4-10, đặc tuyến truyền đạt được vẽ cho VDS = 8 V . Như ta thấy trong hình, giá trị VDS này làm cho tất cả các điểm làm việc đều nằm trong vùng nghẽn. Ví dụ, giao điểm của đường VDS = 8 V và đường VGS = 0 V xảy ra tại IIDDSS= =12 mA . Tại VDS = 8 V và VGS =− 1 V , ta có ID = 6.75 mA . Tập hợp của các giá trị I D và VGS này tạo nên một đặc tuyến truyền đạt có dạng parabol. Lưu ý là giao điểm của đường đặc tuyến này với trục I D là IDSS và với trục VGS là Vp . 6/29
2. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn 22 VVIIDS() sat==() P D DSS ()(4.5 3 mA )( / 9 mA ) = 2.6 V Chú ý là ta chọn căn bậc hai dương vì VDS là dương đối với JFET kênh N. Đối với một JFET kênh P, ta cần phải chọn căn âm. Giá trị của VDS cũng có thể được tính từ VVVDS=−=−−−= GS P 1.9 V( 4.5 V) 2.6 V . 4-3 Phân cực cho JFET 4-3-1 Phân cực cố định Cũng như đối với BJT, JFET thường được sử dụng như một mạch khuếch đại ac, do đó nó cũng phải được phân cực để tạo một thành phần dc quanh nó thành phần ac có thể thay đổi. Khi một JFET được kết nối trong cấu hình nguồn chung (common-source), điện áp ngõ vào là VGS và điện áp ngõ ra là VDS . Do đó, mạch phân cực phải đặt các giá trị tĩnh cho VDS và I D . Hình 4-11 trình bày một phương pháp có thể dùng để phân cực cho JFET kênh N và kênh P. Hình 4-11 Mạch phân cực cố định cho JFET kênh N và kênh P. Chú ý là trong hình 4-11 một nguồn dc VDD được sử dụng để cung cấp dòng máng cho JFET thông qua điện trở RD , và một nguồn khác được dùng để tạo điện áp giữa cực nguồn và cực cổng VGS . Phương pháp phân cực này được gọi là phân cực cố định (fixed bias) vì điện áp VGS được giữ cố định bởi một nguồn áp. Từ hình 4-11 ta có V=− V I R() N − channel DS DD D D (4-3) VDS=− V DD + I D R D () P − channel Khi dùng các biểu thức này, VDD phải luôn luôn có giá trị dương để đảm bảo dấu của VDS là chính xác. VDS phải có giá trị dương đối với JFET kênh N và có giá trị âm đối với JFET kênh P. Ví dụ trong một JFET kênh N, VDD là +15 V từ cực máng đến cực nguồn, nếu I D là 10 mA và RD là 1 kΩ , ta có VDS =−15()() 10 mA 1 k Ω=+ 5 V . Đối với một JFET kênh P, khi điện áp nguồn VDD là −15 V từ máng đến nguồn thì VDS =−15 +( 10 mA)( 1 k Ω) =− 5 V . Biểu thức 4-3 cũng có thể được viết lại dưới dạng I =−()1 R V + V R( N − channel) D D DS DD D (4-4) I D=+()1 R D V DS V DD R D () P − channel Biểu thức 4-4 là phương trình đường tải dc cho JFET kênh N và kênh P, mỗi đường có thể được vẽ trên tập hợp các đặc tuyến máng để xác định điểm làm việc tĩnh Q. Cách này cũng giống như cách đã làm đối với mạch phân cực cho BJT. Đường tải cắt trục VDS tại VDD và cắt trục I D tại VRDDD. Ví dụ 4-2 8/29
3. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Ví dụ 4-3 Cho JFET trong hình 4-12 có IDSS = 10 mA và VP = − 4 V , hãy tính giá trị tĩnh cho I D và VDS khi VGS =−1.5 V . Giả sử là JFET được phân cực trong vùng nghẽn. Hướng dẫn Từ biểu thức 4-2, 2 2 ⎛⎞−1.5 IIDDSSGSP=−()()1 VV = 10 mA⎜⎟ 1 − = 3.9 mA ⎝⎠−4 Từ biểu thức 4-2, VVIRDS=− DD D D =−16( 3.9 mA)( 2 k Ω=) 8.2 V . Kết quả này khá chính xác so với các tính toán từ đồ thị trong ví dụ 4-3. Chú ý là ta cần phải có giả sử là JFET nằm trong vùng nghẽn. Nếu tính toán trên tạo ra kết quả VDS nhỏ hơn VVPGS−=2.5 V , ta kết luận là linh kiện không được phân cực trong vùng nghẽn và ta phải sử dụng phương pháp khác để tính điểm Q . Các giá trị của IDSS và VDS có thể thay đổi rất rộng đối với các JFET khác nhau. Khi mạch phân cực cố định được dùng để xác định điểm Q , một sự thay đổi trong các thông số của JFET có thể làm cho các giá trị phân cực tĩnh thay đổi rất lớn. Giả sử là một JFET có IDSS = 13 mA và VP =−4.3 V được thay vào mạch phân cực hình 4-12 trong ví dụ 4-3, với VGS =−1.5 V như cũ, thì 2 ⎛⎞−1.5 I D =−=()13 mA⎜⎟ 1 5.51 mA ⎝⎠−4.3 VDS =−16()() 5.51 mA 2 k Ω= 4.98 V Các kết quả này cho thấy là I D tăng 41.3 % so với giá trị đã có được trong ví dụ 4-3 và VDS giảm 68.7 %. Do đó, ta có thể kết luận là mạch phân cực cho JFET dùng phân cực cố định có độ ổn định phân cực không được tốt. Hình 4-14 biểu diễn một dạng mạch phân cực có sự ổn định tốt hơn mà chỉ dùng một nguồn cung cấp. Phương pháp này được gọi là tự phân cực vì điện áp rơi trên RS do dòng tĩnh ngõ ra gây ra sẽ xác định điện áp phân cực VGS . Ta thấy là VIRSDS= tại cực nguồn so với đất. Đối với JFET kênh N, điều này có nghĩa là cực nguồn là dương so với cực cổng vì cực cổng được nối đất. Nói cách khác, cực cổng là âm so với cực nguồn như yêu cầu phân cực của JFET kênh N: VIRGS= − D S . Đối với JFET kênh P, cực cổng là dương so với cực nguồn VIRGS= D S . Hình 4-14 Mạch tự phân cực. VGS=− I D R S () N − channel (4-5) VGS=− I D R S () P channel (4-6) 10/29
4. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn làm việc nằm trong vùng nghẽn, nghĩa là VVVDSPGS>− . Biểu thức 4-8 cho thấy kết quả của việc tính toán giá trị tĩnh I D , VDS , VGS bằng phương pháp đại số. Các biểu thức này dùng được cho JFET kênh N lẫn JFET kênh P vì biểu thức dùng trị tuyệt đối của các giá trị trong tính toán. −−BB2 −4 AC I = D 2A 2 AR= S ⎛⎞V 2 BVR=−2 + p ⎜⎟pS ⎝⎠IDSS 2 CV= p (4-8) VVIRRDSDDDDS=−() + VIRGS= D S Ví dụ 4-5 Sử dụng biểu thức 4-8 để tìm điểm phân cực trong ví dụ 4-5. Hướng dẫn Như trong hình 4-15, RS = 600 Ω và RD = 1.5 kΩ . Đặc tuyến truyền đạt trong hình 4-16 cho thấy IDSS =10 mA và VP =− 4 V . Vì vậy, với biểu thức 4-8 ta có: 25 AR==×S 3.6 10 2 ⎡⎤2 ⎛⎞VP ()−4 3 BVR=−⎜⎟2PS + =−⎢⎥ 2()( 4 600 ) + =− 6.4 × 10 I 10× 10−3 ⎝⎠DSS ⎣⎦⎢⎥ 2 CV==P 16 365 −−BB2 −4 AC6.4×− 10 40.96 ×− 10 4() 3.6 × 10() 16 I == =3 mA D 2A 23.610()× 5 VVIRRDS=− DD D() D +=− S 15 V 3 mA ( 1.5 k Ω+Ω= 600 ) 8.7 V VIRGS== D S ()()3 mA 600 Ω= 1.8 V Vì JFET là kênh N, VGS =− 1.8 V . Các kết quả này phù hợp với ví dụ 4-4. Vì VVDS=−=−=8.7 V> VP GS 4 V 1.8 V 2.2 V , điểm phân cực nằm trong vùng nghẽn và các kết quả là có giá trị. Để thấy là phương pháp tự phân cực cho độ ổn định phân cực tốt hơn phương pháp phân cực cố định, ta sẽ so sánh mức độ thay đổi giá trị tĩnh của I D của mỗi phương pháp, khi các thông số của JFET trong ví dụ trước bị thay đổi thành IDSS = 12 mA và VP = − 4.5 V . Trong mỗi trường hợp, ta giả sử là điểm phân cực ban đầu (khi dùng JFET có IDSS = 10 mA và VP =− 4 V ) được đặt tại I D = 3 mA , sau đó JFET mới được thay vào trong mạch. Ta đã thấy là I D = 3 mA khi VGS =−1.8 V , do đó mạch phân cực cố định có VGS được xác định bằng một nguồn −1.8 V . Khi IDSS được thay đổi là 12 mA và Vp là −4.5 V , với VGS cố định tại −1.8 V , ta tìm được giá trị mới của I D trong mạch phân cực cố định là 12/29
5. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Hình 4-18 Nguồn VGG làm giảm độ dốc của đường phân cực và cải thiện độ ổn định phân cực. Hình 4-19 Phân cực cực cổng bằng cách dùng cầu phân áp. Hình 4-18(a) vẽ dạng phân cực này. VGG làm cho điểm giao của đường phân cực và trục hoành dịch đến giá trị VGG như trong hình 4-18(b). Biểu thức của đường phân cực lúc này là VVIRGS=− GG D S (4-9) Trong thực tế, điện áp dương tại cực cổng được tạo ra bằng cách dùng cầu phân áp nối đến cực nguồn từ áp cung cấp VDD . Đối với JFET kênh P, cực cổng phải mang điện áp âm, áp này được tạo ra từ cầu phân áp −VDD . Hình 4-19 biểu diễn các dạng phân cực này. Vì điện trở ngõ vào cực cổng là rất lớn (do cấu trúc phân cực ngược), cầu chia áp không bị gánh tải, do đó khi phân tích ta có thể bỏ qua tải của cầu phân áp này (khác với cầu phân áp của phân cực cho BJT). Điện áp giữa cực cổng và đất là ⎛⎞R2 VVGDD= ⎜⎟ (4-10) ⎝⎠RR12+ Đối với JFET kênh P là VRVRRGDD=−212( + ) . Biểu thức đường phân cực cho JFET kênh N và kênh P là VGS=− V G I D R S () N − channel (4-11) VGS=− V G I D R S () P − channel (4-12) Lưu ý là VG dương trong biểu thức 4-11 và âm trong biểu thức 4-12. 4-3-4 Phương pháp đại số cho phương pháp phân cực dùng cầu phân áp Dạng tổng quát để tìm điểm phân cực trong phương pháp dùng cầu phân áp được cho trong biểu thức 4-13. Các kết quả này là đúng cho cả JFET kênh N lẫn kênh P. Các giá trị tìm được phải 14/29
6. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Đường này cắt trục VGS tại −4 V . Điểm cắt thứ hai là giao điểm với trục I D : 4 I ==2.42 mA D 1.65× 103 Đường phân cực này được vẽ trong hình 4-21. Có thể thấy là đường phân cực này cắt đặc tuyến truyền đạt tại ID ≈ 4 mA . 2. Từ hình 4-20, RD =Ω 1.85 k , RS =Ω1.65 k và VDD = 20 V . Từ đặc tuyến truyền đạt trong hình 4-21 ta thấy là VP = 5 V và IDSS = 18 mA . Trong phần (1) ta đã tính được VG là − 4 V . Sử dụng biểu thức 4-13, ta có 23 6 AR==S ()1.65 × 10 = 2.7225 × 10 2 ⎡⎤VP 3 BVVR=−⎢⎥2()PGS + + =− 31.09 × 10 ⎣⎦I DSS 2 CVV=+()PG =81 Thay các giá trị này vào biểu thức tính I D ta có ID = 4.02 mA . VVIRRDS=− DD D() S +=− D 20 V 4.02 mA( 1.85 k Ω+Ω= 1.65 k) 5.93 V Vì JFET là kênh P nên VDS =− 5.93 mA . VVIRGS=− G D S =4 V −() 4.02 mA( 1.65 k Ω=) 2.63 V Vì 5.93 V>− 5 V 2.63 V = 2.37 V , các kết quả này là được chấp nhận. 4-4 Thiết kế phân cực JFET Trong thiết kế phân cực cho JFET, ta cần phải tính RD , RS , và R1 , R2 để có I D và VDS theo yêu cầu thiết kế với nguồn VDD cho trước. Biểu thức 4-15 dùng cho mạch tự phân cực có thể được suy ra từ biểu thức 4-7 để tìm RD , và giải biểu thức 4-5, 4-6 với biểu thức luật bình phương để tìm RS . Các kết quả này có thể dùng cho JFET kênh N và kênh P. −−B BAC2 −4 R = S 2A 2 AI= D BVI=−2 pD (4-15) 2 ⎛⎞ID CV=−p ⎜⎟1 ⎝⎠I DSS VVIRDDDSDS−− RD = ID Lưu ý là giá trị VG có thể được chọn trước nếu giới hạn mà điểm phân cực có thể thay đổi là xác định. Đường thẳng nối các điểm phân cực mong muốn khi đặc tuyến thay đổi sẽ cắt trục hoành tại giá trị VG . Giá trị này có thể được tính từ độ dốc của đường phân cực như trong hình 4-22. Với VG đã biết, R1 có thể được tính bằng biểu thức 4-15 bằng cách chọn trước R2 . Thông thường R2 nhỏ hơn R1 vì vậy R2 xác định giới hạn trên cho điện trở ngõ vào của mạch. 16/29
7. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Hình 4-22 Tính giá trị của VG cho mạch dùng cầu phân áp khi biết trước giới hạn cụ thể của các điểm phân cực, VI, đến VI, . ()GS22 D ()GS11 D Hướng dẫn Đầu tiên ta phải tìm VG sử dụng hình 4-22. Các giá trị VGS1 và VGS 2 tương ứng với I D1 = 6.5 mA và I D2 = 5.5 mA là ⎛⎞I VV=−1 D GS P ⎜⎟ ⎝⎠IDSS ⎛⎞5.5 mA Do đó V =−3 V 1 − =− 0.969 V GS1 ()⎜⎟ ⎝⎠12 mA ⎛⎞6.5 mA Và V =−4 V 1 − =− 1.367 V GS 2 ()⎜⎟ ⎝⎠15 mA Từ hình 4-22, 18/29
8. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Hình 4-23 Cấu trúc của MOSFET kênh N có sẵn. Hình 4-24 cho thấy chế độ hoạt động thông thường của MOSFET kênh N có sẵn. Một điện áp VDS được nối giữa cực máng và cực nguồn làm cho cực máng dương hơn so với cực nguồn. Cực nền thường được nối với cực nguồn. Khi cực cổng bị âm hơn so với cực nguồn do VGS gây ra, điện trường nó tạo ra trong kênh dẫn đẩy các electron khỏi vùng kênh gần lớp SiO2. Vùng này trở thành vùng thiếu hạt dẫn và bề rộng kênh dẫn trở nên hẹp hơn. Kênh dẫn càng hẹp thì điện trở của nó càng lớn và dòng từ máng đến nguồn chảy qua nó càng nhỏ. Vì vậy, linh kiện hoạt động giống như JFET kênh N, sự khác biệt chủ yếu đó là độ rộng kênh dẫn được điều khiển bằng điện trường chứ không phải bằng sự thay đổi độ rộng vùng nghèo của chuyển tiếp PN. Vì không có phân cực ngược chuyển tiếp PN, điện áp VGS có thể dương. Thật vậy, nếu VGS dương nó sẽ hút các electron vào kênh dẫn và vì vậy gia tăng độ dẫn điện của kênh. Vì vậy, điện áp tại cực cổng của MOSFET kênh N có sẵn có thể thay đổi từ âm sang dương và linh kiện có thể hoạt động ở cả hai chế độ nghèo và giàu hạt dẫn. Hình 4-24 Hoạt động của MOSFET kênh N có sẵn. Điện trường gây ra bởi VGS tạo ra một vùng nghèo trong kênh dẫn. Mặc dù có một chuyển tiếp PN giữa cực nền loại P và vật liệu N, chuyển tiếp này lại luôn bị phân cực ngược và có một dòng rất nhỏ chảy qua vùng nền. Điện trở nhìn vào cực cổng là cực kỳ lớn, có thể đến vài ngàn MΩ vì tại đó không có chuyển tiếp PN và cũng không có đường để dòng điện đi qua lớp cách điện giữa cực cổng và kênh dẫn. Vì sự tương tự giữa MOSFET kênh có sẵn và JFET, ta sẽ thấy là các thông số và đặc tính hoạt động của chúng là tương tự nhau. Kết quả này được trình bày trong hình 4-25. Dòng điện tăng một cách tuyến tính khi VDS tăng cho đến khi đến vùng nghẽn. Trong vùng nghẽn, dòng máng không thay đổi và có độ lớn phụ thuộc VGS . VGS càng âm thì vùng nghẽn càng xảy ra sớm hơn và dòng bão hòa càng có giá trị nhỏ hơn. Nếu VGS = 0 V , dòng máng bão hòa tại IDSS khi VVDSP=− . Nếu VGS đủ âm để làm nghẽn toàn bộ kênh, dòng máng sẽ bị tắt. Giá trị VGS tại đó xảy ra điều kiện này được gọi là điện áp cắt (gate-to-source cutoff voltage), VVGS() cutoff= P . Lưu ý là đặc tuyến trong hình 4-25 cũng cho thấy hoạt động trong chế độ giàu hạt dẫn, tức là VGS dương. Hình 4-26 biểu diễn đặc 20/29
9. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Biểu thức luật bình phương cho đặc tuyến truyền đạt của MOSFET kênh có sẵn là giống như đối với JFET: 2 ⎛⎞V II=−1 GS (4-17) DDSS⎜⎟ ⎝⎠Vp Biểu thức này cho phép dự đoán chính xác I D khi MOSFET kênh có sẵn hoạt động trong chế độ giàu hạt dẫn. Hình 4-28 biểu diễn đặc tuyến truyền đạt của các linh kiện kênh N và kênh P. Chú ý là trong mỗi loại, I D sẽ vượt qua IDSS trong chế độ giàu hạt dẫn. Kỹ thuật phân cực ta đã phân tích cho JFET là hoàn toàn tương thích với MOSFET vì đặc tuyến của hai loại là tương tự nhau. Ví dụ 4-8 1. Một MOSFET kênh N có sẵn có IDSS = 18 mA và VP = − 5 V . Giả sử là nó hoạt động trong vùng nghẽn, tìm ID, khi VGS =− 3 V và lặp lại khi VGS = + 2.5 V . 2. Lặp lại câu (1) nếu MOSFET là kênh P và VP = + 5 V Hướng dẫn 1. Từ biểu thức 4-17, cho VGS =− 3 V , 2 ⎛⎞−3 I D =−=()18 mA⎜⎟ 1 2.88 mA ⎝⎠−5 cho VGS =+2.5 V 2 ⎛⎞2.5 I D =−=()18 mA⎜⎟ 1 40.5 mA ⎝⎠−5 2. Từ biểu thức 4-17, cho VGS =− 3 V , 2 ⎛⎞−3 I D =−=()18 mA⎜⎟ 1 46.08 mA ⎝⎠5 cho VGS =+2.5 V 2 ⎛⎞2.5 I D =−=()18 mA⎜⎟ 1 4.5 mA ⎝⎠5 4-5-2 MOSFET kênh không có sẵn (Enhancement-type MOSFET) Trong MOSFET kênh N có sẵn, kênh dẫn của nó là vùng N giữa cực nguồn và cực máng (hình 4-23). Trong MOSFET kênh không có sẵn không tồn tại sẵn một kênh dẫn như vậy, thay vào đó vùng nền mở rộng đến lớp SiO2 cạnh cực cổng như trong hình 4-29. Ngoại trừ việc không có sẵn kênh dẫn, cấu trúc của MOSFET kênh không có sẵn là hoàn toàn tương tự như cấu trúc của MOSFET kênh có sẵn. 22/29
10. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn Hình 4-31 Dòng máng trong MOSFET kênh N không có sẵn tăng theo VDS cho đến khi VVVDS=−=−= GS T ( 10 2 8 V) . Khi quá trình mà ta vừa mô tả lặp lại với VGS là 12 V , bão hòa xảy ra tại VDS =−=12 2 10 V . Đặt VDSsat() là điện áp tại đó xảy ra hiện tượng bão hòa, ta có VVVDS() sat =−GS T (4-18) Hình 4-32 biểu diễn tập hợp các đường đặc tuyến máng khi ta lặp lại các bước trên với VGS được đặt tại các giá trị dương khác nhau. Khi VGS giảm đến mức ngưỡng VT = 2 V , I D giảm đến 0 bất chấp giá trị của VDS . Khác với MOSFET kênh có sẵn, MOSFET kênh không có sẵn chỉ có thể làm việc trong chế độ làm giàu hạt dẫn. Đường gạch hình parabol là tập hợp các điểm bão hòa, nghĩa là các điểm thỏa mãn biểu thức 4-18. Cũng như trong đặc tuyến của JFET, vùng bên trái của parabol được gọi là vùng điện trở phụ thuộc áp. Ta gọi vùng bên phải của parabol là vùng tích cực. Linh kiện thường được phân cực để làm việc trong vùng tích cực khi hoạt động trong chế độ tín hiệu nhỏ. Hình 4-32 Đặc tuyến máng của MOSFET kênh cảm ứng loại N. Lưu ý là tất cả các giá trị VGS đều dương. Hình 4-33(a) biểu diễn cấu trúc của một MOSFET kênh P không có sẵn và kết nối điện của nó. Lưu ý miền nền là loại N và kênh cảm ứng loại P được tạo ra từ điện áp VGS âm. Hình 4-33(b) biểu diễn tập hợp các đặc tuyến máng cho MOSFET kênh P không có sẵn. Lưu ý là tất cả các giá trị của VGS là âm và điện áp ngưỡng VT cũng có giá trị âm. MOSFET kênh N và kênh P thường được gọi tắt là NMOS và PMOS. 24/29
11. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn nguyên tắc. Điện trở RS không làm nhiệm vụ tự phân cực như trong mạch của JFET, nó được dùng để ổn định phân cực trong mạch của MOSFET tương tự như trong mạch BJT. Điện trở RS càng lớn, điểm phân cực càng ít nhạy với sự thay đổi trong thông số của MOSFET gây ra do nhiệt độ hoặc do thay đổi linh kiện trong mạch. Hình 4-36 Mạch phân cực cho MOSFET kênh không có sẵn. Hình 4-37 cho thấy điện áp rơi trong mạch phân cực cho MOSFET kênh không có sẵn. R1 và R2 tạo nên cầu chia áp có nhiệm vụ xác định điện áp cực cổng VG ⎛⎞R2 VVGDD= ⎜⎟ (4-20) ⎝⎠RR12+ Hình 4-37 Các điện áp rơi trong mạch phân cực cho NMOS. Cầu chia áp không gánh tải vì điện trở ngõ vào của MOSFET rất lớn, vì vậy, các giá trị R1 và R2 thường được chọn rất lớn để giữ điện trở ngõ vào ac của tầng khuếch đại lớn. VVIRNMOSGS=− G D S () (4-21) Đối với PMOS, VG và VGS âm, biểu thức 4-21 có thể được viết lại VVIRPMOSGS=+ G D S () (4-22) Lưu ý là I D dương trong cả hai biểu thức VVIRRDS=− DD D() D + S () NMOS (4-23) Đối với PMOS, biểu thức 4-23 có thể viết lại VVIRRPMOSDS=− DD + D() D + S () (4-24) VDS âm trong mạch dùng PMOS. Biểu thức 4-21 có thể được viết lại IRVVRDSGSGS=−()1 + (4-25) 26/29
12. Biên soạn: Võ Kỳ Châu – Bộ môn Điện tử, Khoa Điện – Điện tử Email: vkchau@dee.hcmut.edu.vn thay vào 4-25, ta có −−33 IVDGS=−2 × 10 + 11.48 × 10 Đường này cắt trục I D tại 11.48 mA và trục VGS tại VG = 5.74 V . Nó được vẽ trong hình 4-38, cắt đường đặc tuyến tại điểm làm việc tĩnh với IVDGS= 1.9 mA,= 4.8 V . Từ biểu thức 4-23 VDS =−18()() 1.9 mA⎣⎦⎡⎤ 2.2 k Ω+( 0.5 k Ω=) 12.87 V Để có thể tính được như trên ta phải đảm bảo là điểm làm việc nằm trong vùng tích cực, thất vậy, VVVDS=>−=12.87 V GS T 2.8 V . −3 2. Với VG = 5.74 V RRSD=Ω=Ω=500 , 2.2 k , VV DDT 18 V, = 2 V,β =× 0.5 10 . Dùng biểu thức 4-26 A ==×()5002 2.5 105 ⎡⎤−33 B =−2⎣⎦() 5.74 − 2 500 + 1() 0.5 × 10 =− 7.74 × 10 C =−=()5.74 22 13.9876 Thay các giá trị này vào biểu thức tính I D , ta có I D = 1.927 mA . Từ đó ta có VDS =−18 V() 1.927 mA( 2.2 k ΩΩ= +500) 12.8 V và VGS =−5.74 V()() 1.927 mA 500 Ω= 4.78 V . Các kết quả này là phù hợp với kết quả trong phần (1). 4-5-6 Phân cực hồi tiếp Hình 4-40 biểu diễn một cách khác để phân cực NMOS FET. Điện trở RG , thường rất lớn, được nối giữa cực máng và cực cổng và không có dòng điện chảy qua vì điện trở ngõ vào cực cổng rất lớn. Vì không có điện áp rơi nên VVGS= DS , do đó ta có thể chắc chắn là VVVDSGST>−, đảm bảo linh kiện làm việc trong vùng tích cực. RG cho phép hồi tiếp âm, đảm bảo sự ổn định của mạch. Hình 4-40 Dùng điện trở hồi tiếp RG để phân cực MOSFET kênh không có sẵn. Từ hình 4-40 ta có VVIRDS=− DD D D (4-27) Vì VVGS= DS nên biểu thức đặc tuyến truyền đạt (4-23) có thể được viết như sau I DDS=−0.5β (VVτ ) (4-28) 4-5-7 Phương pháp đại số của phân cực hồi tiếp 28/29