Bài giảng Hệ thống điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FBGA

Nội dung text: Bài giảng Hệ thống điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FBGA

1. I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) -Làmạch tích hợpcókhả năng cấuhìnhlại bởingườithiếtkế, thựchiện các hàm logic từ cơ bản đếnphứctạp. - FPGA đượccấuthànhtừ các bộ phận: •Cáckhốilogic cơ bảnlậptrìnhđược (logic block) •Hệ thống mạch liên kếtlậptrìnhđược •Khối vào/ra (IO Pads) •Phầntử thiếtkế sẵnkhácnhư DSP slice, RAM, ROM, nhân vi xử lý -Cấu hình FPGA dùng ngôn ngữ mô tả phầncứng HDL (hardware description language), mạch nguyên lý (schematic) 2 Trường ĐH Bách Khoa TP.HCM
2. I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) -CấutrúcLAB: (logic array block) •Chứa16 LE •Tínhiệu điều khiểnLAB •Mạch liên kết 4 Trường ĐH Bách Khoa TP.HCM
3. I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) -Cấutrúcđơngiảnhơn FPGA và ít khốilogic hơn FPGA -Bộ nhớ cấuhìnhtrênEEPROM -Thờigiantrễ dễ kiểmsoát 6 Trường ĐH Bách Khoa TP.HCM
4. I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) The MAX II CPLD has the following features (MAX II Device Handbook): • Low-cost, low-power CPLD • Instant-on, non-volatile architecture • Standby current as low as 25 μA • Provides fast propagation delay and clock-to-output times • Provides four global clocks with two clocks available per logic array block (LAB) • UFM block up to 8 Kbits for non-volatile storage • MultiVolt core enabling external supply voltages to the device of either 3.3V, 2.5V or 1.8V • MultiVolt I/O interface supporting 3.3-V, 2.5-V, 1.8-V, and 1.5-V logic levels 8 Trường ĐH Bách Khoa TP.HCM
5. I. GIỚI THIỆU CẤU TRÚC FPGA 1.3. FPGA của các hãng ALTERA - FPGA XILINX - FPGA • SoC FPGA (FPGA + Cortex • Zynq-7000 (FPGA + Cortex A9 Dual-Core 800Mhz) A9 Dual-Core 800Mhz) • Stratix V, Stratix IV • 7 series FPGAs • Arria V, Arria II • Virtex-6, Virtex-5, Virtex-4 • Cyclone V, Cyclone IV • Spartan-6, Spartan-3A, 3E CPLD CPLD • MAX V, MAX II - CoolRunner II 10 Trường ĐH Bách Khoa TP.HCM
6. II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. WR và RD trên 2 chân riêng biệt(kiếntrúcIntel) 74574 74573 2 19 74244 74245 2 19 3 D1 Q1 18 2 18 2 18 3 D0 Q0 18 4 D2 Q2 17 4 A1 Y1 16 3 A0 B0 17 D1 Q1 4 17 5 D3 Q3 16 6 A2 Y2 14 4 A1 B1 16 D2 Q2 5 16 6 D4 Q4 15 8 A3 Y3 12 5 A2 B2 15 D3 Q3 6 15 7 D5 Q5 14 11 A4 Y4 9 6 A3 B3 14 D4 Q4 7 14 8 D6 Q6 13 13 A5 Y5 7 7 A4 B4 13 D5 Q5 8 13 9 D7 Q7 12 15 A6 Y6 5 8 A5 B5 12 9 D6 Q6 12 D8 Q8 17 A7 Y7 3 9 A6 B6 11 D7 Q7 11 A8 Y8 A7 B7 11 CLK 1 1 LE 1 1 19 1OE 19 DIR OE OE 2OE G 12 Trường ĐH Bách Khoa TP.HCM
7. II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. WR và RD trên 2 chân riêng biệt(kiếntrúcIntel) -Sơđồkếtnối quá trình ghi dữ liệu 74LS574 74LS573 2 19 2 19 3 D1 Q1 18 3 D0 Q0 18 4 D2 Q2 17 4 D1 Q1 17 5 D3 Q3 16 5 D2 Q2 16 6 D4 Q4 15 6 D3 Q3 15 7 D5 Q5 14 7 D4 Q4 14 8 D6 Q6 13 8 D5 Q5 13 9 D7 Q7 12 9 D6 Q6 12 WR 2 D8 Q8 WR 2 D7 Q7 1 11 1 11 CS 3 CLK CS 3 1 LE 1 OE OE 14 Trường ĐH Bách Khoa TP.HCM
8. II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt(kiếntrúcIntel) * Các bướcthựchiện - Bước1:Tính số kênh lớnnhất trong 1 module để xác định số địa chỉ cầngiải mã cho các kênh. 6 kênh -> cần3 đường địachỉ A[2:0] - Bước2:Tính số module để xác định số địa chỉ cầngiải mã cho các module. (Không cầngánđịachỉ liên tục cho các module). 5 module -> cần3 đường địachỉ A[5:3], hoặc A[6:4], hoặcA[7:5] - Bước3:Vẽ sơđồ kếtnối module: kếtnối địachỉ giải mã và dữ liệutới các module, xác định địachỉ củatừng module. - Bước4:Vẽ sơđồ kếtnối kênh: kếtnối địa chỉ và dữ liệucủa các kênh trong 1 module. Xác định địachỉ củatừng kênh trong 1 module 16 Trường ĐH Bách Khoa TP.HCM
9. II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.1. RD và WR trên 2 chân riêng biệt(kiếntrúcIntel) -Sơđồkếtnốikênh 18 Trường ĐH Bách Khoa TP.HCM
10. II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.2. Tín hiệu WR và RD trên 1 chân (kiến trúc Motorola) Giản đồ ghi dữ liệuGiản đồ đọcdữ liệu - Chuyển đổiGiaotiếp RD/WR trên 1 chân -> Giao tiếp RD, WR trên 2 chân riêng biệt? 20 Trường ĐH Bách Khoa TP.HCM
11. II. GIẢI MÃ ĐỊA CHỈ PHẦN CỨNG 2.2. Tín hiệu WR và RD trên 1 chân (kiến trúc Motorola) -Giaotiếpcồng máy in LPT chuẩn EPP (Enhanced Parallel Port) 22 Trường ĐH Bách Khoa TP.HCM
12. III. SỬ DỤNG QUARTUS/ BLOCK DIAGRAM 3.1. Qui trình thựchiện 24 Trường ĐH Bách Khoa TP.HCM
13. III. SỬ DỤNG QUARTUS/ BLOCK DIAGRAM 3.2. Liên kếtcáckhối -Tạo 1 filet mới: File -> New -> Block Diagram / Schematic File - Đóng gói file thành 1 khối (module): File -> Create/Update -> Create Symbol File for Current File -Sử dụng khốivừatạo trong 1 Schematic File khác: Double Click -> Libraries 26 Trường ĐH Bách Khoa TP.HCM